参考博客：1、在vcs中编译及运行测试E203例子
2、开源RISC-V处理器(蜂鸟E203)学习（一）修改仿真环境（vcs2018+verdi2018）
3、 VCS常用命令详解
上一个教程中，e203使用开源iverilog来编译代码。本次主要讲解如何搭建vcs和verdi的e203开发环境。
按照上一节的教程，用git clone来下载蜂鸟的项目工程，并修改文件夹的名字为e200_opensource_vcs_verdi。

1、进入到下图指定的路径下，用gvim打开run.makefile文件。

2、修改仿真器。

3、修改vcs编译的参数

-timescale=1ns/1ns -fsdb  -full64  -R  +vc  +v2k  -sverilog  -debug_all -P ${LD_LIBRARY_PATH}/novas.tab  ${LD_LIBRARY_PATH}/pli.a -l vcs.log +incdir+${VSRC_DIR}/core/+${VSRC_DIR}/perips/

-timescale=1ns/1ns 时延单位为1ns，时延精度为1ns。
-fsdb 调用verdi的PLI库，支持fsdb波形。
-full64 支持64位模式运行。
-R 编译后立即运行，即编译完成后立即执行 ./simv。
+vc 使用DirectC接口时，使能verilog直接调用C/C++函数。
+v2k 支持Verilog-2001标准。
-sverilog 支持systemverilog。
-debug_all 用于产生debug所需的文件。
-P 指定PLI表文件。
-l vcs.log 用于将编译产生的信息放在log文件内。
+incdir+ 指定VCS搜索`include指令使用的包含文件的目录，可以用“+”定义多个目录。

4、修改SIM_EXEC的参数

5、修改MAV_TOOL和MAV_OTPIONS的参数

-2001 -sv -top tb_top +incdir+${VSRC_DIR}/core/+${VSRC_DIR}/perips/

6 修改make的wave命令的操作代码

${WAV_TOOL} ${WAV_OPTIONS} ${RTL_V_FILES} ${TB_V_FILES} &

7 修改tb文件

使用gvim来修改tb文件。

8 加载rtl文件

这里使用的命令是

make install CORE=e203

会再vsim目录下会生成install文件夹。

9 编译和运行工程

这里使用的命令是

make compile
make run_test

会显示出一个大大的PASS。

9 查看rtl代码以及仿真波形

这里使用的命令是

make wave

10 回归测试以及查看回归测试结果

这里使用的命令是

make regress_run
make regress_collect

11 清除工程

make clean